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.probe tran + dd09=par('v(d_9 )>=(vddtval/2)?1:0') + dd08=par('v(d_8 )>=(vddtval/2)?1:0') + dd07=par('v(d_7 )>=(vddtval/2)?1:0') + dd06=par('v(d_6 )>=(vddtval/2)?1:0') + dd05=par('v(d_5 )>=(vddtval/2)?1:0') + dd04=par('v(d_4 )>=(vddtval/2)?1:0') + dd03=par('v(d_3 )>=(vddtval/2)?1:0') + dd02=par('v(d_2 )>=(vddtval/2)?1:0') + dd01=par('v(d_1 )>=(vddtval/2)?1:0') + dd00=par('v(d_0 )>=(vddtval/2)?1:..

load capacitor가 무지막지하게 복잡하여 손으로 계산하기 짜증난다면 AC 해석을 해보자 .print ac cap("nodeName") ####.lis 파일에 capacitance 가 뙇 나온다. ** ex .print ac cap(q1) cap(q1b) cap(q2) cap(q2b) cap(q1p) cap(q1pb) cap(q2p) cap(q2pb) .ac dec 1 1 100

.measure tran vval find v(out,outb) at 1.997u .measure vmag param='v(out,outb)/1m' .measure vdb param='20*log10(vmag)'

몬테칼로 해석...두둥... 도대체 이게 먼가해서 머리를 싸매고 고민한적이 많다. 드디어 알아 냈으니...아... 개념은 느므느므 쉽더라....ㅎㅎㅎ 개념 :: 이 녀석은 공정상의 variation으로 인해 설계 했던 방향에서 벗어나는 각종 parameter 들을 확률을 이용해 수율등을 예측 할 때 사용한다. 수율을 예측하기 보단 일정 확률 범위안에서 100% 신뢰를 가지길 빌어본다. 자 예를 들어 보면 어떠한 MOS의 width 를 4um로 지정해서 설계를 했다 치자, 문제는 공정을 하다보면 width 나 length 나 심지어 Id current도 정확히 흐르지 않는다. 이를 이유로 각각의 공정에서는 일정 크기의 MOS를 가지고 spice 시뮬레이션 결과에 얼마나 정확히 맞아 떨어지는 지를 문서화 해..